简历主题：渠道-姓名-学校-专业-意向职位
工作地点: 四川省成都高新区天华二路219号天府软件园C区10号楼25层
Job Description
External Description
• Logic synthesis: including std. cell mapping, timing, power, an d area optimization.
• Physical implementation: including floorplan, power routing, placement, clock tree synthesis, routing, si fixing, drc fixing, timing closure, dfm, Flip Chip Routing ...etc.
• Physical verification: including low power check, timing analysis, timing eco, xtalk analysis, power analysis, ESD analysis, EM analysis, DRC check, LVS check, ANT check, ERC check ...etc.
• Tapeout: timing signoff, power signoff, design tapeout... etc.
Qualifications – External
• MS in ME/EE/CS, major in VLSI, logic design. Good GPA required.
• Han ds-on experience in coding/circuit design or physical design is preferred.
• Detail oriented, self-motivated an d team player.  Good verbal an d written communication skills.
• At least four days a week work in office.
• To qualify for the job, you should have some or all of the following technical background:
a.      Working knowledge of Digital Circuit, such as CMOS principle, combinational
And sequential gate circuit, Layout an d IC manufacture flow.
b.      Working knowledge of HDL, such as Verilog, VHDL an d reading them easily.
c.       IC design methodologies using design automation EDA tools, ASIC design flow, an d deep sub-micron technology.
d.      Familiarization with scripting programming (Tcl, Shell or Perl) is preferred.
e.      Known any of the EDA tools listed below:
              i.      Synopsys: DC, ICC, PT, StartRC…
              ii.      Cadence: RC, EDI, INNOVUS, TEMPUS, QRC…
              iii.      Mentor: Calibre…
Internal Description
• Work with the product design group to provide back-end design service for multiple Marvell SOC design groups.
• Perform some or all of the IC design an d implementation, such as physical layout floor planning, power grid design, automatic stan dard cell placement an d routing (APR), clock tree synthesis (CTS), timing closure, power an d signal integrity analysis (IR-Drop an d EM analysis), layout physical verification (DRC/LVS/Antenna), Flip Chip Routing.